`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Engineer: Montek Singh
// 
// Create Date:    10/2/2014 
//////////////////////////////////////////////////////////////////////////////////

module vgadisplaydriver_test;

   // Inputs
   reg clk;

   // Outputs 			// Uncomment the lines that match your board
   // wire [2:0] red; 		// Nexys 3
   // wire [2:0] green; 	// Nexys 3
   // wire [2:1] blue; 		// Nexys 3
   // wire [3:0] red; 		// Nexys 4
   // wire [3:0] green; 	// Nexys 4
   // wire [3:0] blue; 		// Nexys 4
   wire hsync;
   wire vsync;
 

   // Instantiate the Unit Under Test (UUT)
   vgadisplaydriver uut (
      .clk(clk), 
      .red(red), 
      .green(green), 
      .blue(blue), 
      .hsync(hsync), 
      .vsync(vsync)
   );

   initial begin
      // Initialize Inputs
      clk = 0;
      #10 clk = 1;

      forever
         #5 clk = ~clk;

   end
      
endmodule