`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Engineer: Montek Singh
// 
// Create Date:    10/2/2014 
//////////////////////////////////////////////////////////////////////////////////

module vgatimer_test;

   // Inputs
   reg clk;

   // Outputs
   wire hsync;
   wire vsync;
   wire activevideo;
   wire [3:0] x;
   wire [2:0] y;

   // Instantiate the Unit Under Test (UUT)
   vgatimer uut (
      .clk(clk), 
      .hsync(hsync), 
      .vsync(vsync), 
      .activevideo(activevideo),
      .x(x),
      .y(y)
   );

   initial begin
      // Initialize Inputs
      clk = 0;
      #10 clk = 1;

      forever
         #5 clk = ~clk;
   end
         
endmodule